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　　本发明专利技术公开了一种具有异构处理器的众核架构及其数据处理方法，所述众核架构包括众核阵列，所述众核阵列包括多个计算核和至少一个与所述多个计算核功能不同的处理核，所述处理核与所述多个计算核设置同步时钟，所述处理核与其相邻的计算核通过核间路由进行通信，当前计算核的运算数据通过核间路由从当前计算核传输至至少一个与计算核功能不同的处理核进行计算。本发明专利技术的有益效果为：在众核阵列中增加集成FPGA的处理核、集成DSP的处理核，实现具有异构处理器的众核架构，使众核阵列能处理各种复杂逻辑控制和复杂科学计算，提高运算效率，降低能耗。降低能耗。降低能耗。

　　[0002]目前AI芯片大多采用同构式的设计，即每个处理器核的结构PG电子是一样的。这就使得为了控制芯片的面积和功耗而将每个处理器的功能设置的很简单，缺乏很多简单的逻辑判断和控制机制，以至于很多新型的算法和模型得不到支持。一旦遇到复杂运算时则需要设计专门的电路，或是通过片外CPU来处理，运算效率低、能耗较高。

　　[0003]为解决上述问题，本专利技术的目的在于提供一种具有异构处理器的众核架构及其数据处理方法，在众核阵列中增加集成FPGA的处理核、集成DSP的处理核，实现具有异构处理器的众核架构，使众核阵列能处理各种复杂逻辑控制和复杂科学计算，提高运算效率，降低能耗。[0004]本专利技术提供了一种具有异构处理器的众核架构，包括：众核阵列，所述众核阵列包括多个计算核和至少一个与所述多个计算核功能不同的处理核，所述处理核与所述多个计算核设置同步时钟，所述处理核

　　1.一种具有异构处理器的众核架构，其特征在于，包括：众核阵列，所述众核阵列包括多个计算核和至少一个与所述多个计算核功能不同的处理核，所述处理核与所述多个计算核设置同步时钟，所述处理核与其相邻的计算核通过核间路由进行通信。2.根据权利要求1所述的一种具有异构处理器的众核架构，其特征在于，所述众核阵列包括：多个计算核；以及，至少一个集成FPGA的处理核和/或至少一个集成DSP的处理核。3.根据权利要求2所述的一种具有异构处理器的众核架构，其特征在于，所述众核阵列为二维矩阵网络，至少一个集成FPGA的处理核和/或至少一个集成DSP的处理核设置于所述众核阵列的边角处，所述集成FPGA的处理核和/或所述集成DSP的处理核通过两条核间路由路径与其相邻的两个计算核进行通信。4.根据权利要求2所述的一种具有异构处理器的众核架构，其特征在于，所述众核阵列为二维矩阵网络，至少一个集成FPGA的处理核和/或至少一个集成DSP的处理核设置于所述众核阵列的内部，所述集成FPGA的处理核和/或所述集成DSP的处理核通过四条核间路由路径与其相邻的四个计算核进行通信。5.根据权利要求2所述的一种具有异构处理器的众核架构，其特征在于，所述众核阵列为PG电子二维矩阵网络，至少一个集成DSP的处理核设置于所述众核阵列的边角处，所述集成DSP的处理核通过两条核间路由路径与其相邻的两个计算核进行通信，且至少...